台积电与多家EDA和验证公司合作,以加速设计流程

随着新处理技术的推出,台积电现在正与许多著名的 EDA 和验证公司合作,以加速设计流程。
台积电正在与多家知名 EDA 公司合作,包括Cadence、 Synopsys、Ansys 和 Keysight(是德科技),以加速从汽车到超大规模计算应用的芯片 设计流程。

这些合作既解决了各种应用的技术挑战,同时也为台积电提供了将其各种工艺技术从 3nm到 3DFabric 的功率、性能和面积 (PPA) 提升的机会。

台积电与多家EDA和验证公司合作,以加速设计流程
台积电计划将其 N3E 扩展到汽车市场

 

用于汽车的 N4AE 和 N3AE

台积电在 2023 年北美技术研讨会上宣布了其瞄准汽车行业 的意向,并宣布了N4AE 和 N3AE(分别为 4 纳米和 3 纳米汽车工艺的早期)工艺节点,它们是台积电 4 纳米和 3 纳米工艺节点的变体。

该公司希望解决汽车制造商面临的独特挑战:汽车芯片的可靠性和安全性标准更高,以及由于满足这些标准需要额外的开发时间而导致的芯片技术滞后。这意味着用于车辆的芯片可能落后于尖端技术好几代。

台积电计划将其 N3E 扩展到汽车市场。
N3AE 和N4AE 的工艺设计套件预计将分别于 2023 年和 2024 年推出,并且可以让供应商有机会开发消费级芯片设计,以期在2025 年推出 N3A 和 N4A(3nm 和 4nm 汽车工艺)。台积电希望这种循序渐进的方法将使早期参与者能够比当前工艺快两年完成更坚固耐用的芯片设计。

自治系统的射频和毫米波设计
Synopsys、Ansys和 Keysight Technologies 正在与 TSMC 合作,为高级射频 (RF) 和毫米波(mmWave) 系统创建新的设计流程。此次合作将为使用 TSMC 的 16nm FinFET 紧凑型技术 (16FFC) 的 79 GHz 集成电路提供设计参考流程。16FFC于2016年由台积电率先投产,背后已有数年打样。

通过降低噪声和提高功率转换效率,该设计过程将有利于需要高可靠性的应用,例如自治系统、5G 连接和安全系统。

台积电与多家EDA和验证公司合作,以加速设计流程
台积电的 16nm FinFET

Synopsys正在提供其定制的编译器设计环境;Ansys 将贡献其多物理场signoff 分析工具套件(VeloceRF、RaptorX、Exalto和 Totem);是德科技将使用其 Pathwave RFPro 和RFIC 设计工具进行电磁分析和电路仿真。

2nm、3nm 和 3DFabric
与此同时,Cadence 和台积电在不止一个方面展开合作。Cadence已经使用 TSMC 的N3E 和 N2 工艺节点设计规则手册对其数字和定制/模拟流程进行了认证。

此次合作旨在通过更高效的 IC 布局改进设计流程,例如基于网格的结构化设备布局、改进的模拟迁移、布局重用功能以及signoff-quality物理验证的功能。特别是,相对于手动迁移,此过程可以使TSMC 工艺节点之间的设计迁移更快。它还将使移动设备、人工智能和超大规模计算应用的芯片设计人员受益。

N3E是台积电的3nm增强制程节点(二代3nm),而N2则是其2nm制程节点。基于N3E的芯片计划在2023年下半年进入量产,而基于N2的芯片预计最快在2025年进入量产。

此外,Cadence还推出了3D-IC平台支持 TSMC 的 3DFabric产品,例如集成扇出 (InFO)、基板上晶圆芯片 (CoWoS) 和系统级集成芯片 (TSMC-SoIC) 。这旨在加快物联网、5G 和移动应用中使用的多芯片封装的开发。3D-IC 提供系统规划、封装和系统级分析,并使用 3Dblox 1.5 规范。

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